verilog题库_verilog试题_verilog在线答题_verilog搜题在线使用

【单项选择题】 下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的...

【单项选择题】 在verilog中，下列语句哪个不是分支语句？（）

【单项选择题】 下列哪些Verilog的基本门级元件是多输出（）

【单项选择题】 Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（）

【单项选择题】 元件实例语句“notif1#（1：3：4，2：3：4，1：2：4）U1...

【单项选择题】 已知“a=1b’1；b=3b’001；”那么{a，b}＝（）

【多项选择题】 根据调用子模块的不同抽象级别，模块的结构描述可以分为（）

【单项选择题】 在verilog语言中，a=4b’1011，那么&a=（）

【单项选择题】 在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。

【问答题】 Verilog HDL语言进行电路设计方法有哪几种？

【问答题】 specparam语句和parameter语句在参数说明方面不同之处是什么.

【问答题】 根据下面的程序，画出产生的信号波形。

【问答题】 根据下面的程序，画出产生的信号波形。

【问答题】 试用verilog语言产生如下图所示的测试信号

【问答题】 试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图...

【问答题】 试用verilog语言描述：图示为一个4位移位寄存器，是由四个D触发器（...

【填空题】 用EDA技术进行电子系统设计的目标是最终完成（）的设计与实现。

【填空题】 可编程器件分为（）和CPLD。

【填空题】 目前国际上较大的PLD器件制造公司有（）和（）公司。

【填空题】 完整的条件语句将产生（）电路，不完整的条件语句将产生（）电路。

【填空题】 阻塞性赋值符号为（），非阻塞性赋值符号为（）。

【单项选择题】 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的...

【单项选择题】 基于EDA软件的FPGA CPLD设计流程为：原理图 HDL文本输入→综合→_...

【单项选择题】 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以...

【单项选择题】 下列标识符中，（）是不合法的标识符。

【单项选择题】 下列语句中，不属于并行语句的是：（）

【名词解释】 ASIC

【名词解释】 RTL

【名词解释】 FPGA

【名词解释】 SOPC

【名词解释】 CPLD

【名词解释】 LPM

【名词解释】 EDA

【名词解释】 IEEE

【名词解释】 ISP

【问答题】 简要说明仿真时阻塞赋值与非阻塞赋值的区别。

【问答题】 简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格...

【问答题】 编写一个带异步清零、异步置位的D触发器。

【问答题】 设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。

【填空题】 Verilog的基本设计单元是模块。它是由两部分组成，一部分描述（）；...

【填空题】 用assign描述的语句我们一般称之为（）逻辑，并且它们是属于并行语句...

【填空题】 在case语句中至少要有一条（）语句

【问答题】 怎样理解在进程语句中，阻塞语句没有延迟这句话？

【问答题】 在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？

【问答题】 在进程中只有当敏感信号是沿触发（即上升沿或下降沿）时，此时综合为...

【问答题】 编程实现带异步清0、异步置1的D触发器。

【问答题】 编程实现求补码的程序，输入是带符号的8位二进制数。

【问答题】 编程实现一个并行加载串行输出的程序，输入是一个8位的二进制数。

【填空题】 已知x=4’b1001,y=4’0110,则x的4位补码为4’b11...

【填空题】 两个进程之间是（）语句。而在Always中的语句则是（）语句。

【问答题】 进程语句的启动条件是怎样？

【问答题】 为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数...

【问答题】 Reg型和wire型信号有什么本质的区别？Reg型信号的初始值一般是什么？

【问答题】 在Verilog语言中什么情况下必需使用复合语句？表达一个复合语句的的...

【问答题】 编程实现带同步清0、同步置1的D触发器。

【问答题】 编程实现两个4位二进制数相减的程序。

【问答题】 用阻塞赋值方式编程实现二选一功能。

【填空题】 IEEE 标准的硬件描述语言是 （）和 VHDL。

【填空题】 你所知道的可编程逻辑器件有（至少两种）：（）。

【填空题】 Verilog语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z。...

【填空题】 Verilog 语言规定的两种主要的数据类型分别是 wire(或 net) 和...

【填空题】 一个大型的组合电路总延时为100ns，采用流水线将它分为两个较小的...

【填空题】 块语句有两种，一种是begin-end语句，通常用来标志（）执行的语句；...

【单项选择题】 inout端口可以定义成下列哪种数据类型（）。

【单项选择题】 下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是（）

【单项选择题】 下列代码描述中，不能产生时序逻辑的（）

【单项选择题】 在高速系统设计中，下列哪种优化方案的目的不是为了提高系统的工作频率（）

【单项选择题】 状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（）

【单项选择题】 下列描述代码可综合的是（）

【单项选择题】 关于过程块以及过程赋值描述中，下列正确的是（）

【单项选择题】 关于函数的描述下列说法不正确的是（）

【单项选择题】 Verilog语言与C语言的区别，不正确的描述是（）

【问答题】 试设计一个 3 8 译码器，规定模块定义为 module Decoder(Out...

【问答题】 试使用 Verilog HDL 设计一个 10 进制计数器，规定模块定义为...

【填空题】 EDA缩写的含义为（）

【填空题】 状态机常用状态编码有（）。

【填空题】 Verilog HDL中任务可以调用其他任务和（）。

【填空题】 系统函数和任务函数的首字符标志为（），预编译指令首字符标志为（）。

【填空题】 可编程逻辑器件的优化过程主要是对（）和资源的处理过程。

【填空题】 大型数字逻辑电路设计采用的IP核有软IP、（）和硬IP。

【单项选择题】 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以...

【单项选择题】 P，Q，R都是4bit的输入矢量，下面哪一种表达形式是正确的（）

【单项选择题】 请根据以下两条语句的执行，最后变量A中的值是（）。 reg[7：0]...

【问答题】 简述基于数字系统设计流程包括哪些步骤？

【问答题】 简述Verilog HDL编程语言中函数与任务运用有什么特点？

【问答题】 简述FPGA与CPLD两种器件应用特点。

【问答题】 程序注解，并说明整个程序完成的功能。

【问答题】 设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口...

【问答题】 下面是通过case语句实现四选一电路部分程序，将横线上的语句补上，使...

【填空题】 随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于（...

【填空题】 完整的条件语句将产生（）电路，不完整的条件语句将产生时序电路。

【问答题】 用verilog中case语句设计一个3‐8译码器。

【问答题】 用verilog语言编写一个二进制半减器。

【问答题】 用verilog语言编写一个4选1多路选择器。

【问答题】 用verilog语言设计数据比较器。

【问答题】 用Verilog-HDL来描述乘法器。

【问答题】 设计一款数据锁存器（8位输入端Q，8位输出端D）编写完下面程序。

【问答题】 设计一款数据选择器（输入端分别是D0——D7，输出端为Y）。

【问答题】 设计一款数据寄存器（输入端为8位输入端Q，输出端为8位输出端D）。

【问答题】 设计一款全加器（输出输入端自由命名）。