请根据以下两条语句的执行，最后变量A中的值是（）。
reg[7：0]A；
A=2’hFF；

A.input P[3:0],Q,R;
B.input P,Q,R[3:0];
C.input P[3:0],Q[3:0],R[3:0];
D.input [3:0] P,[3:0]Q,[0:3]R;
E.input [3:0] P,Q,R;

A.①③⑤
B.②③④
C.②⑤⑥
D.①④⑥

A.Verilog语言可实现并行计算，C语言只是串行计算；
B.Verilog语言可以描述电路结构，C语言仅仅描述算法；
C.Verilog语言源于C语言，包括它的逻辑和延迟；
D.Verilog语言可以编写测试向量进行仿真和测试。

A.函数定义中不能包含任何时序控制语句；
B.函数至少有一个输入，包含任何输出或双向端口；
C.函数只返回一个数据，其缺省为reg类型；
D.函数不能调用任务，但任务可以调用函数。

A.在过程赋值语句中表达式左边的信号一定是寄存器类型
B.过程块中的语句一定是可综合的
C.在过程块中，使用过程赋值语句给wire赋值不会产生错误
D.过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感

A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever

A.一段式寄存器输出，易产生毛刺，不利于时序约束；
B.二段式组合逻辑输出，不产生毛刺，有利于时序约束；
C.三段式寄存器输出，不产生毛刺，有利于时序约束；
D.所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。

A.流水线
B.树型结构
C.迟置信号后移
D.资源共享

A.A
B.B
C.C

A.A
B.B
C.C
D.D