简答题 用verilog中case语句设计一个3‐8译码器。

完整的条件语句将产生（）电路，不完整的条件语句将产生时序电路。 点击查看答案

随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于（）设计当中。 点击查看答案