简答题

试使用 Verilog HDL 设计一个 10 进制计数器，规定模块定义为 modulecount10(out,clr,clk),其中 clk 为时钟输入，clr 为同步清零输入，低电平有效，out 为计数器输出。
（1） 写出 10 进制计数器 Verilog HDL 设计程序并注释；
（2） 写出 10 进制计数器 Verilog HDL 测试文件并注释；

试设计一个 3 8 译码器，规定模块定义为 module Decoder(Out,In,En),其中 Out为译码器输出，In 为译码器输入，En 为译码使能输入。要求：写出 3 8 译码器 Verilog HDL设计程序并注释. 点击查看答案

Verilog语言与C语言的区别，不正确的描述是（）

A.Verilog语言可实现并行计算，C语言只是串行计算；
B.Verilog语言可以描述电路结构，C语言仅仅描述算法；
C.Verilog语言源于C语言，包括它的逻辑和延迟；
D.Verilog语言可以编写测试向量进行仿真和测试。

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