问答题

简答题试设计一个 3/8 译码器，规定模块定义为 module Decoder(Out,In,En),其中 Out为译码器输出，In 为译码器输入，En 为译码使能输入。要求：写出 3/8 译码器 Verilog HDL设计程序并注释.

【参考答案】

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热门试题

单项选择题

A.Verilog语言可实现并行计算，C语言只是串行计算；
B.Verilog语言可以描述电路结构，C语言仅仅描述算法；
C.Verilog语言源于C语言，包括它的逻辑和延迟；
D.Verilog语言可以编写测试向量进行仿真和测试。

单项选择题

A.函数定义中不能包含任何时序控制语句；
B.函数至少有一个输入，包含任何输出或双向端口；
C.函数只返回一个数据，其缺省为reg类型；
D.函数不能调用任务，但任务可以调用函数。

简答题 试设计一个 3/8 译码器，规定模块定义为 module Decoder(Out,In,En),其中 Out为译码器输出，In 为译码器输入，En 为译码使能输入。要求：写出 3/8 译码器 Verilog HDL设计程序并注释.