wire类型的缺省值是（），reg类型的缺省值是（）。

下面关于Verilog电路的说法错误的是（）。

A.电路的外特性关注点在有哪些输入和输出信号，每个信号起什么作用
B.电路的内特性关注点在内部有哪些元器件构成的，它们是怎么连接的
C.Verilog的Module一般分为3个部分：名字和端口列表、数据定义、功能描述
D.Verilog代码不区分大小写

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Verilog标书电路单元最基本的结构是（）。

A.Block
B.Module
C.Architecture
D.Entity

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