单项选择题
A.寄存器时钟输入到输出管脚B.寄存器时钟输入到寄存器时钟输入C.输入管脚到寄存器时钟输入D.组合逻辑输入到组合逻辑输出
A.时序分析相关的输出网单B.用于仿真的网单C.电路工作的实际波形D.对器件编程的配置文件
A.设计时修改错误有可能会使得规模适当的增加B.每次综合所得到的资源占用情况可能会差距很大C.留余量可以使得设计具备升级的能力D.避免可编程器件中有些资源实际大小和描述不符