在Verilog HDL的逻辑运算中，设a=2，b=0，则a&&b结果为（）， a||b结果为（）。

在VerilogHDL的逻辑运算中，设A=4´b1010，则表达式~A的结果为（）。 点击查看答案

assignc=a>b？a：b中，若a=3，b=2，则c=（）；若a=2，b=3，则c=（）。 点击查看答案