在Verilog HDL的逻辑运算中，设a=4´b1010，a>>1结果是（）。

在VerilogHDL的逻辑运算中，设a=2，b=0，则a&&b结果为（），a||b结果为（）。 点击查看答案

在VerilogHDL的逻辑运算中，设A=4´b1010，则表达式~A的结果为（）。 点击查看答案