除了endmodule语句外，Veriog HDL语言的语句和数据定义的最后必须有（）符号。

（）是Verilog HDL语言规定的逻辑值，用来表示数字逻辑电路的逻辑状态。

A.1、0
B.1、0、x/X、z/Z
C.1、0、？、z/Z、x/X
D.1、0、U、x/X

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‍一个常数是4位二进制数1101，在Verilog语言中表示为（）。

A.4‘b1101
B.4’14
C.4‘o17
D.4’hE

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