‏逻辑非运算符用于对操作数取反，是（）运算符。

除了endmodule语句外，Veriog HDL语言的语句和数据定义的最后必须有（）符号。

A.，
B.\
C.：
D.；

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（）是Verilog HDL语言规定的逻辑值，用来表示数字逻辑电路的逻辑状态。

A.1、0
B.1、0、x/X、z/Z
C.1、0、？、z/Z、x/X
D.1、0、U、x/X

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