Verilog Test Bench为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，要求其数据类型必须是（）类型。

A.always@（posedge LOCK）if （LOCK）REGL<=D
B.always@（posedge LOCK）if （!LOCK）REGL<=D
C.always@（posedge RST）if （!LOCK）REGL<=D
D.always@（posedge RST or posedge LOCK ）if （!LOCK）REGL<=D

A.提高系统时钟频率
B.减低组合电路复杂度
C.节省资源
D.去掉竞争冒险现象