一个完整的VHDL语言程序通常包含（），结构体（architecture），配置（configuration），包集合（package）和库（library）5各部分。

语句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定义了一个状态机变量wr，可以直接对wr赋值。 点击查看答案&解析

在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。 点击查看答案&解析