在一个用Verilog HDL描述的模块中，定义A、B是模块的输入信号，C是与A、B同位宽的输出信号，模块功能描述是assign C=（A>B）A：B；如果某时刻A=4’b1011，B=4’b1101，则此时C等于（）

在Verilog HDL中表示结构化元件之间物理连线信号的数据类型是（）

A.wire型
B.reg 型
C.memory型
D.supply型

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下列HDL语言的标示符中，合法的是（）

A.$time
B.date
D.mux#
C.8sum

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