简答题 为什么建议大家采用同步时序来设计数字逻辑电路，异步逻辑有什么不好？

【参考答案】

用VerilogHDL设计的可综合模块，必须避免使用异步时序逻辑，这不但是因为许多综合器不支持异步时序逻辑的综合，而且因......

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