在异步时序电路的分析和设计中，采取了下列修改和补充考虑()。

A、输入信号及触发器的时钟信号有脉冲用1表示,无脉冲用0表示
B、次态逻辑的输出包括触发器的控制输出和时钟输入
C、两个或两个以上的输入变量不能同时为一;输入全为零时，电路状态不变
D、在设计时，状态变化(即状态由0到1,1到0)，令CLK=1
此题为多项选择题。

【参考答案】

ACD