state，State，这两个标识符是（）的。

Verilog语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组合。 点击查看答案

VerilogHDL模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，功能，以综合或者提供仿真模型为设计目的；另一种是（）模块，即，为功能模块的测试提供信号源激励、输出数据监测。 点击查看答案