简答题 设计一个状态机实现在时钟clk的控制下检测输入的串行数据是否为“110”，写出设计实现程序。要求：当串行数据是“101”时，flag_out =1，否则flag_out =0。

设计一个序列检测器，用于检测串行的二进制序列，每当连续输入三个或三个以上的1时，序列检测器的输出为1，其它情况下输出为0，写出实现程序。 点击查看答案

试描述一个4位并串转换器，写出FPGA程序。 点击查看答案