多项选择题
A.组合逻辑的输出应定为为reg型变量B.always敏感列表应包含所有的组合逻辑建模电路的输入C.最好仅使用一组完整的条件分支语句(如:if-else、case等)对输出赋值D.对组合逻辑的输出进行阻塞赋值或非阻塞赋值
A.$monitorB.$stopC.$pauseD.$finish
A.这是一段用于仿真激励的代码B.指定了仿真时间单位和时间精度C.仿真测试模块为full_add_test,被测试的设计模块为full_addD.实例引用(模块调用)了一个名为i1的模块