在VHDL语言中，变量的赋值符是（）。

在VHDL语言中，信号赋值语句使用的代入符是（）

A.=
B.：=
C.＜=
D.==

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在VHDL语言中，不同类型的数据是（）的。

A.可以进行运算和直接代入
B.不能进行运算和直接代入
C.不能进行运算但可以直接代入
D.可以进行运算但不能直接代入

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