在verilog设计中，下列说法正确的是()

A.在边沿敏感时序逻辑代码中，应使用非阻塞赋值()
B.要always块产生组合逻辑时应使用阻塞赋值()
C.模运算符“”是可综合的
D.如果setup时间不满足，可以降低时钟频率来解决


【参考答案】

A,B,C,D