单项选择题
module div（clk, rst, div_out）
input clk, rst; output div_out;
reg[7:0] count;
assign div_out = count[5];
always @(posedge clk)
if(!rst) count <= 1’b0;
else count <= count + 1’b1;
endmodule
下列哪个选项是正确的（ ） A.
上述程序是32 分频器且占空比为50% B.
上述程序中的计数器最高位可以实现27 分频 C.
输出信号div_out 是wire 型 D.
rst 是异步复位信号