单项选择题

下列Verilog HDL程序所描述的是一个计数器，该计数器的模是（   ）
module count(CLK,OUT);
input CLK; 
output reg [3:0] OUT;
always @(negedge CLK)
begin 
          if(OUT = =4'd11)
       OUT <= 0;
else
 OUT <= OUT +1;
 end   
endmodule
A、16
B、11
C、12
D、3

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